用Verilog HDL语言设计一个9分频器?

else 
cnt_n <
 
/b1;//= 0; 上升沿计数器;/
end
end
 
//!rst_n)
cnt_p <= 0;
else begin
if (cnt_n <
 parameter M = N>: 0~(N-1)
 always @ (posedge i_clk or negedge rst_n)
begin
if (;/= cnt_p + 1'= 0:0] cnt_n;/N倍奇数分频器(Verilog)
修改参数N和cnt_p; 生成下降沿时钟
always @ (negedge i_clk or negedge rst_n)
begin
if (;
end
end
 
/
else begin
if (cnt_n == N-1) 
cnt_n <2)
clk_n <= 0，cnt_n的位宽;= 0;2)
 clk_p <
else 
cnt_p <!rst_n)
clk_n <,
input rst_n;>= 0: N_odd的二进制位宽
reg [3;= M) / 下降沿计数器; /= 1;
 parameter N = 9; 生成上升沿时钟
 always @ (posedge i_clk or negedge rst_n)
begin
 if (;= M) / /
end
end
 
/= 0;= 0,
output  o_clk
); 0 ~ (N/上升沿计数单位
 reg [3;1;/ 0 ~ (N//
else  
clk_p < bit_of_N; 上升沿时钟
reg clk_n;
else begin
if (cnt_p </
 
/!rst_n)
cnt_n <，可以实现奇数N的分频; / 下降沿计数单位
 
reg clk_p;
else 
clk_n < 下降沿时钟
 
assign o_clk = clk_n & clk_p:0] cnt_p;b1;/。
 
module N_odd_divider (
input i_clk: 0~(N-1)
always @ (negedge i_clk or negedge rst_n)
begin
if (;= 1;
else begin  
if (cnt_p == N-1)  
cnt_p < //!rst_n)  
clk_p <= cnt_n + 1'